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R-7 (2021版)


全分立件真正平衡电流传输设计。

4组全分立件单独的 DSD 硬件解码器。

8组全分立件R-2R DA模组组成两声道平衡推挽解码器。

两个频率高达90 / 98MHz Accusilicon 时钟提供整机同步时钟,无需经过PLL升频。

32bit / 384K 异步传输 Amanero USB界面,应用FPGA同步时钟。

USB / HDMI 均配备独立的隔离器及隔离A类电源供电,支持DXD与DSD。

整机数字电路全部由1片FPGA 与 7片CPLD可编程器件组成 ,使不同功能电路分离以隔绝干扰,

应用传输速度最快的并行数据处理模式,且支持升级固件以提升音质效果。

输入信号采样率显示。

支持外接10MHz时钟输入(默认50欧,可定制75欧) 。

所有数字模式设置均可在面板上完成 (无需打开机器)。


机器后板安装有固件升级接口(升级固件无需打开机器)。


 

   

   

    
注:安装工艺与设计更新升级以致实物内外改变恕不另行告知。
 

概述 使用指引 规格 定制选项


价格:
18300元
包含中国大陆,港澳运费)
主板使用90/98MHz Accusilicon clocks:
       

点击下载USB驱动 Amanero combo 384

R-7 (2021款)的特性:
1,   USB与HDMI输入均分别配备隔离器,杜绝信号源的干扰,隔离器前使用隔离的A类稳压电源供电。(新升级)
2,    USB使用双向传输隔离器,既向FPGA处理器传输IIS信号,也接收FPGA处理器发送的 同步时钟信号,USB界面本身不再装备数据时钟, 使用同步时钟令信号传输更精准,令音质大幅度提升到相当上代R-7HE 加DI-20 (但不是DI-20HE)的音质效果。(新升级)
3,   HDMI配备独立隔离器提升了HDMI输入的音质。(新升级)
4,  显示输入信号采样率功能。(新升级)
5,   10MHz时钟输入接口,可以连接外部的时钟发生器。
6,   FPGA数据处理模式为并行处理模式。
         IIS信号是串行数据模式,每个数据都需要一个时钟周期,一帧左右声道数据需要64个时钟周期 ,受到64个时钟周期稳定性的影响。
         而并行模式只需要一个时钟就可以传输及处理左右声道的32位数据,大大提高了运行处理速度且更不受时钟稳定性的影响。
          IIS输入数据(USB与HDMI-IIS) 一输入就立即被重组成两组32位并行数据。SPDIF信号解调后也通过两组24位并行数据方式送到下一级处理。DSD数据也是一输入就重组成 两组64位并行数据处理。
         经对比聆听,并行处理模式可以令声音更清晰中性,动态更佳而更具模拟味。
7,    新构架的时钟管理设计,时钟工作更稳定 ,透明度更高细节更丰富。
8,     DSD使用内置异步时钟重新校对,明显提高播放的清晰度与动态。
9,    SPDIF 支持DOP播放。


R-7用户感受: https://www.head-fi.org/threads/new-audio-gd-r2r-7-flagship-resistor-ladder-dac.853902/page-180
6 Moon Reviews  :    http://www.6moons.com/audioreviews2/audio-gd/1.html


R-2R DAC 的优缺点:

               
优点 :
           1, R-2R 不会将时钟信号转换到输出信号。
           2, R-2R 不敏感于 jitter 但 Delta-Sigma 就相当敏感。
           3, R-2R的输出信号电平的精准度高于Delta-Sigma  .
           缺点 :
           1, R2R 的谐波失真度可以做到相当低但还不能做到象ES9038 PRO (Delta-Sigma)那样的低谐波失真。
           2, Glitch 与梯阶电阻的精度不容易解决。


市场上流行的R-2R设计:
         
无论是DIY套件或是厂制品,R-2R已经变得流行。
          在低价位的DIY 套件市场,通常的设计是学习了MSB旧有技术,但仅保留了信号转换的部分而舍弃了原厂精妙的设计。这种设计是通过数据串行输入到移位寄存器IC去将数据 转换到模拟信号的转换,是根本无法解决R-2R的技术难题,这种设计的性能是完全依赖梯阶电阻的精度。
        


         
在Hi -End 市场的厂制品,使用了相当复杂的技术去解决R-2R存在的问题,从而达到高性能与音质。 一些厂家使用移位寄存器IC的串行控制模式。下图的设计是使用了FPGA并行控制梯阶电阻开关的方式。并行控制模式,每一bit的梯阶电阻开关都单独控制,因此具有超高速度 (并行模式仅需1个时钟周期去输出所有数据, 串行模式则需要 至少8到24个时钟周期)去发送或更新数据,并可以在任何时候即时纠正数据从而令输出信号具有低失真特性,解决由于电阻公差及Glitch等引致的问题。
         

梯阶电阻的精度:

               
很多人只关心梯阶电阻的精度, 他们看来R-2R就是取决于电阻的精度。
           现今,24 bit已是一个标准,但可制造的电阻精度是否可以达到24 bit?
           即使是16 bit, 精度要求已是1/66536, 即使是 0.1% (1/1000)的电阻精度,是完全不足够的。就算是0.01% (1/10000),也依然未能达到 16  bit的要求,更不要说是24 bit.
          因此电阻的精度并不是解决问题的方向。假如世界上有0.00001%的电阻,能达到24 bit的要求,但梯阶电阻的开关内阻的离散性,会将这个超级高精准度 的优势完全抹去。
           我们要从技术上解决问题,而不是单凭提高电阻的精度。但我们依然在产品中使用超高精度的电阻。

          
相当重要的FPGA/CPLD:

              
FPGA/CPLD是可编程的逻辑阵列器件。
           现今,FPGA已应用在不少 Hi-End级别的DAC产品中, 象流行的ROCKNA WAVEDREAM DAC.
          自2008年我们开始在DAC产品中使用FPGA设计。
          本机由1片FPGA,7片CPLD 芯片组成整机数字电路。
          FPGA内部的硬件布局,可以通过软件去设计与排布,并且硬件是可以通过软件 更新进行升级。
           当升级固件时,硬件就会同时得到升级。这样的设计具有相当高的灵活性,可以通过软件升级实现音质的提升,增加更多更新的功能,以及令产品永远不会落后于时代。


责任重大的FPGA/CPLD:

               
1,FPGA 内建高性能SPDIF解调器,而不采用市场上固化低性能的SPDIF解调芯片如  DIR9001, WM8805 and AK411X 等.
           2,重组时钟及FIFO技术,输出数据可以精准同步到时钟上,拒绝jitter.
           3,内建 2X, 4X and 8X 数字滤波器,及不同算法NOS模式可供用户选择最贴合个人口味的音色。
           4,通过独特设计模拟TDA1541+SAA7220的音色。

分立件输出级:

               
信号经过最后一级是模拟输出级,输出级对DAC的音质影响是决定性的。再优秀的数字电路设计,没有一个优秀的模拟输出级设计,音质也会变得极其普通。
           模拟输出级直接连接在DA 7 模块后面,全部使用过孔式元件(非SMD)。
           高速的CAST放大器担任信号的放大与处理,CAST放大器是没有负反馈的设计,且工作于电流信号模式,而不必象其他的设计一样,将信号反复在电流与电压间多次变换。
            输出的缓冲器级是单端纯A类FET设计,且两组并联以实现更低的输出阻抗。
            总而言之,输出级是工作于纯A类的状态,完全没有负反馈, 以可以重现纯净与逼真的声音信号。
            DAC内建四个OPA运放担任直流伺服功能,这样DAC就无需耦合电容也可以正常工作,避免了电容产生的音染。
            在DA 模块后的所有信号通道,没有使用任何开关元件以实现最真最纯的音质效果。
           

强大的电源设计:

               
DAC 内建有3个R型变压器,总功率达到 130W,对数字部分, 左右声道的模拟部分进行分离独立供电。
           内建有20组纯A类的稳压电源及3组线性电源供电到各不同部分。
           全部电源都具有超高速及超低噪音的特性。
           

布局 :
               
DAC使用5MM厚的铝板去分隔开数字部分,左与右声道模拟部分及变压器部分,以避免它们之间的相互干扰。
            左右声道的模拟部分使用对称布局分布于数字部分两侧,具有相同的信号线长度与距离,令音质更精准。
           DA 7 模块安装到两块铝板中间以避免其他电路的干扰。
           繁复的布局与安装工艺只因为了音质更清晰纯真,背景更宁静,音场更宽广。

  


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